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| s3ansk_paint |
846 KB |
2010-09-12 |
0 |
| 스파르타 3E 용 페인트 |
| Develop tools：VHDL |
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| ActivePowerMeter |
55.0 KB |
2010-09-12 |
0 |
| 스파르타 3e |
| Develop tools：VHDL |
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| key |
2.10 MB |
2010-09-12 |
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| Verilog HDL을 키보드 스캐너, 계정에 반송 핵심 문제를 확인 복용 글. 프로그램은 낮은 수준의 혈액 순환 라인과 스캔 라인의 특정 주파수에 따라, 또, 주 경계선 밖으로 테스트를 한 판사는 이미 낮은 분류된 - 키를 누르면, 현재 스캔 라인 온라인 상태를 유지하기 위해 중지를 누른 다음 줄을 읽고있다가 상태는 현재 키 키 코드를; 핵심 팝업에 대한 최대 대기 : 모두 밖에서 다시 이후 높은 수준 -에 검색 프로세스를 시작하는 라인을 감지하기 위해, 다음 열쇠를 기다. |
| Develop tools：Others |
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| ddfsdemo |
632 KB |
2010-09-12 |
0 |
| 직접 디지털 주파수 합성기 (직접 디지털 주파수 합성기 : DDFS) VHDL 프로그램의 개발 환경 QuartusII, 최고 50MHz의 시스템 클럭, DDFS PLL은 클럭 166.67MHz, 주소, 비트 - 24의 너비 비트 주파수 단어에 의해 생성된 작업을 20 단계로이 10 단어, RAM을 보이게 테이블을 저장하는 데 사용되는 자사의 주소는 10 비트 넓은 경우, 데이터는 8 비트 폭입니다. |
| Develop tools：Others |
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| clock_digital |
1008 KB |
2010-09-12 |
1 |
| 시간, 분, 초 포함 Verlog HDL을 디지털 시계 프로그램에 의해, 장소에, 디코딩, 디스플레이 스캔 글. 전체 소스 코드, 테스트되었습니다. |
| Develop tools：VHDL |
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| VHDLquickstart |
79.0 KB |
2010-09-12 |
0 |
| VHDL 빠른 도입의 기본 언어 개념 - 기본 설계 방법론 •를 사용하여 학생의 가이드를 VHDL로 디자이너의 가이드 VHDLor하려면 자기 |
| Develop tools：PDF |
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| Verilog |
605 KB |
2010-09-12 |
0 |
| 단순 반지 FIFO를 디자인, 간단한 비동기 직렬 통신 인터페이스 디자인 등 - 전체 소스 코드를 Verilog, 테스트한 바로 사용할 수있습니다. |
| Develop tools：PDF |
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| 1_ADDER |
22.0 KB |
2010-09-12 |
0 |
| 전체 adder를 VHDL VHDL adder adder VHDL 소스 코드에서 직접 사용할 수있습니다. |
| Develop tools：VHDL |
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| Verilog |
39.0 KB |
2010-09-12 |
0 |
| 하드웨어 회로 다이어그램을 포함하여 4 × 4 매트릭스 키보드 드라이버, HDL을 Verilog - Verilog |
| Develop tools：WORD |
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| verilogFIR |
624 KB |
2010-09-12 |
0 |
| 에는 FIR 필터는 Verilog 프로그래밍을 기반으로 (해제) 디버그 - 전체 소스 코드를 Verilog, 테스트한 바로 사용할 수있습니다. |
| Develop tools：VHDL |
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| DM1_KEYs_LEDs_C5T |
38.0 KB |
2010-09-12 |
0 |
| 이것은 FPGA를, 간단한 일상, 키보드, 디스플레이 프로그램의 LED가, 우리의 전체 소스 코드를 배우기 시작은 매우 시간, 테스트한 바로 사용할 수있습니다. |
| Develop tools：VHDL |
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| DM2_KX8051_FTEST_RS232_C5T |
435 KB |
2010-09-12 |
0 |
| 이것은 간단한 일상적인 FPGA를 중심으로 FPGA를 기반으로합니다 - 테스트되었습니다 232 시리얼 통신 루틴은 완전한 소스 코드에서 직접 사용할 수있습니다. |
| Develop tools：VHDL |
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| DM3_KX8051_GPS_FTEST_C5T |
273 KB |
2010-09-12 |
0 |
| 이것은 FPGA를입니다 - 소스 코드의 무결성을 보장하기 위해 GPS를 프로그램을 기반으로 직접 사용될 수있습니다. |
| Develop tools：VHDL |
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| DM10_KX8051_LCD128X64_C5T |
430 KB |
2010-09-12 |
0 |
| FPGA를 8051 년 임베디드 핵 128 * 64 LCD의 제어를 달성하기 위해 |
| Develop tools：VHDL |
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| VHDLbasicExampleDEVELOPEMENTsoursE |
136 KB |
2010-09-12 |
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| 여기에 포함된 "VHDL - 그리고 개발의 고전적인 예제를 기반으로,"소스의 12 일 대규모 인스턴스의 책. 독자의 편의를 위해, 같이 사용하려면 다음과 같이 설명 : 장 : 그리고 VHDL 폴더를 각각 설계도, 디지털 시계 회로도 설계 문서 및 VHDL 절차; 장 : 배율 폴더, 문자열과 배율을 설계 프로그램 (힌트 : 첫 번째 컴파일러 패키지); 장 : 공상 과학 영화 폴더, 직렬 통신 인터페이스 설계 프로세스; 장 : 감시 폴더를 감시 디자인 프로세스; 채널 |
| Develop tools：VHDL |
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| taxi |
1.22 MB |
2010-09-12 |
1 |
| 기반의 CPLD의 결제를 사용하여 장치의 소스 코드를 택시를 작성 Verilog, 전체 소스 코드를 참조하도록, 테스트한 바로 사용할 수있는 필요합니다. |
| Develop tools：VHDL |
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| FPGA_vidio |
681 KB |
2010-09-12 |
1 |
| FPGA용으로 실시간 비디오 캡처와 높은 디스플레이 기반의 - 작은 - FPGA를 고속 |
| Develop tools：Others |
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| lcm0 |
416 KB |
2010-09-12 |
0 |
| , 액정 표시 장치 1,602 문자를 달성하고, 키 전체 Verilog 소스 코드 제어하려면 시작, Verilog 언어를 받기 테스트되었습니다. |
| Develop tools：Windows_Unix |
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| license |
21.0 KB |
2010-09-12 |
0 |
| 난 라이센스의 모든 QII9 비교 수집 |
| Develop tools：VHDL |
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| NIOStestreport |
222 KB |
2010-09-12 |
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| 는 Nios 구성 테스트를 통해 소개는 Nios II 다양한 학습 테스트 보고서, 당신은 아마 이해할 수있다,는 Nios CPU의 구조와 아발론 버스 사양에 익숙한 전체 구성 프로세스는 Nios. |
| Develop tools：VHDL |
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| How_to_use |
297 KB |
2010-08-23 |
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| 시작하기 튜토리얼 Verilog Xiang Jie. 아주 간단하고 상세한 입문서 Verilog 받기 시작 프로그램을 작성하는 방법을 Verilog로 quartus2를 사용하는 방법에 중점을 둡니다. |
| Develop tools：VHDL |
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| clock |
345 KB |
2010-08-23 |
1 |
| Verilog 구현 스톱워치 프로그램입니다. 이 절차를 수행하지만, 수정할 수있습니다 게재 시계 디자인. 디자인이 필요 매초마다 달성에 따르면하실 수있습니다. 동시에 변경할 수있습니다 주도 및 기타 절차를 실행합니다. 아주 강력한! |
| Develop tools：VHDL |
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| components |
221 KB |
2010-08-23 |
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| 성자 여러 개의 IP 코어 (PWM을, 램, 가능한 I2C) 소스 코드의 무결성, 그리고 직접적으로 사용될 수있습니다. |
| Develop tools：VHDL |
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| song |
72.0 KB |
2010-08-23 |
0 |
| 버저. . 버저의 조각으로 끌 수있습니다. 오직 적절한 변화, 거기에 다른 뮤지컬 것입니다 |
| Develop tools：VHDL |
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| CRC_outputlogic |
60.0 KB |
2010-08-23 |
0 |
| 맞춤 crc generater (verilog / vhdl) |
| Develop tools：Others |
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Out 